Zur Unterstützung der Experimente bei GSI und FAIR wurde in der Abteilung EEL ein völlig neues Datenaufnahmesystem entwickelt. Die wesentliche Hardware-Komponente ist hierbei das FEBEX Modul mit einem 14-bit pipe-lining ADC (50 MHz oder 100 MHz).

Der VHDL Kern bietet eine "Selbsttrigger" Option, d.h. ein programmierbarer, sehr schneller trapezoidaler Filter, um "Treffer" (Hits) iin den Daten zu finden. Außerdem einen programmierbaren trapezoidalen Energiefilter zur Energiemessung der jeweiligen Hits. Der Blockdatentransfer zum Hostsystem erfolgt über eine optische Verbindung mit 2Gbit/s Geschwindigkeit (GOSIP interface).

Die FEBEX Karten wurden im Hinblick auf  global getriggerte DAQ Systeme entworfen, bei denen benutzerdefinierte Triggerfenster akzeptiert werden können.

FEBEX 3:

Publikationen:

New TASCA Data Acquisition Hardware Development for the Search of Element 119 and 120

Febex Data Acquisition System

Handbücher und Referenzen:

Febex 3 board as LVDS IO Register (4 bit)

Febex 3 board as LVDS IO Register (8 bit)Febex 3 control and configuration registers

Febex 3 and 4: Initialization of MCP443X/5X chip (CALIFA board)

FEBEX 4:

Publikationen:

FPGA Hit Finder and Energy Filter for the FEBEX Pipelining ADC

Handbücher und Referenzen:

Febex 4 control and configuration registers

Febex 4 Initialization for APFEL chip (via GOSIP)